Das UCSRC Register liegt an der gleichen I/O Speicherstelle wie das UBRRH Register. Man beachte die besonderen Bedingungen beim Zugriff auf diese Register.
UCSRC Register des ATmega8
Bit 7 – URSEL: Register Select
Diese Bit wählt zwischen einem Zugriff auf das UCSRC oder dass UBRRH Register aus. Es wird als 1 gelesen, wenn das UCSRC Register gelesen wird. Das URSEL Bit muss 1 sein, wenn in das UCSRC Register geschrieben wird.
Bit 6 – UMSEL: USART Mode Select
Dieses Bit wählt zwischen dem asynchronen und dem synchronen Betriebsmodus aus. Bei UMSEL = 0 ist der asynchrone, bei UMSEL = 1 der synchrone Betriebsmodus ausgewählt.
Bit 5 und 4 – UPM1, UPM0: Parity Mode
Diese Bits geben den Paritätscheck frei und setzen seinen Typ. Wenn freigegeben, erzeugt und sendet der Sender automatisch die Parität der gesendeten Daten in jedem Frame. Der Empfänger erzeugt den Paritätswert für die ankommendenn Daten und vergleicht diesen mit den Einstellungen des UPM0 Bits. Wenn keine Übereinstimmung erkannt wird, wird das PE Flag im UCSRA Register gesetzt.
| UPM1 |
UPM0 |
Paritäts Modus |
| 0 |
0 |
Gesperrt |
| 0 |
1 |
Reserviert |
| 1 |
0 |
Freigegeben, gerade Parität |
| 1 |
1 |
Freigegeben, ungerade Parität |
Bit 3 – USBS: Stop Bit Select
Dieses Bit legt die Anzahl der Stoppbits fest, die vom Sender eingefügt werden. Bei USBS = 0 wird ein Stoppbit, bei USBS = 1 werden zwei Stoppbits eingefügt. Der Empfänger ignoriert die Einstellungen des USBS Bits.
Bit 2 und 1 – UCSZ1, UCSZ0: Character Size 1 und 0
Diese Bits legt zusammen mit dem UCSZ2 Bits im UCSRB Register die Anzahl der Bits pro Zeichen in einem Frame für den Empfänger und den Sender fest.
| UCSZ2 |
UCSZ1 |
UCSZ0 |
Zeichengröße |
| 0 |
0 |
0 |
5-bit |
| 0 |
0 |
1 |
6-bit |
| 0 |
1 |
0 |
7-bit |
| 0 |
1 |
1 |
8-bit |
| 1 |
0 |
0 |
Reserviert |
| 1 |
0 |
1 |
Reserviert |
| 1 |
1 |
0 |
Reserviert |
| 1 |
1 |
1 |
9-bit |
Bit 0 – UCPOL: Clock Polarity
Dieses Bit wird nur im synchronen Modus verwendet. Im asynchronen Modus muss das Bit mit einer Null beschrieben werden. Das UCPOL Bit legt die Beziehung zwischen dem Wechsel der Ausgangsdaten und dem Abtasten der Eingangsdaten und dem synchronen Taktsignal (XCK) fest.
| UCPOL |
Datenwechsel bei zu sendenden Daten (Ausgang des TxD Pin) |
Abtasten der zu empfangenen Daten (Eingang des RxD Pin) |
| 0 |
Steigende XCK Flanke |
Fallende XCK Flanke |
| 1 |
Fallende XCK Flanke |
Steigende XCK Flanke |
