12.13.7. TIMSK – Timer/Counter Interrupt Mask Register

TIMSK Register des ATmega8

Bit 7 bis 6 – Werden später beschrieben

Bit 5 – TICIE1: Timer/Counter1 Input Capture Interrupt Enable

Wenn das TICIE1-Bit gesetzt ist und das I-Bit in Status-Register (SREG) ebenfalls gesetzt ist, ist der Timer/Counter1 Input Capture Interrupt freigegeben. Die dazugehörige Interrupt-Routine wird ausgeführt, wenn das ICF1-Bit im TIFR-Register gesetzt wird.

Bit 4 – OCIE1A: Timer/Counter1 Output Compare A Match Interrupt Enable

Wenn das OCIE1A-Bit gesetzt ist und das I-Bit in Status-Register (SREG) ebenfalls gesetzt ist, ist der Timer/Counter1 Output Compare A Match Interrupt freigegeben. Die dazugehörige Interrupt-Routine wird ausgeführt, wenn das OCF1A-Bit im TIFR-Register gesetzt wird.

Bit 3 – OCIE1B: Timer/Counter1 Output Compare B Match Interrupt Enable

Wenn das OCIE1B-Bit gesetzt ist und das I-Bit in Status-Register (SREG) ebenfalls gesetzt ist, ist der Timer/Counter1 Output Compare B Match Interrupt freigegeben. Die dazugehörige Interrupt-Routine wird ausgeführt, wenn das OCF1B-Bit im TIFR-Register gesetzt wird.

Bit 2 – TOIE1: Timer/Counter1 Overflow Interrupt Enable

Wenn das TOIE1-Bit gesetzt ist und das I-Bit in Status-Register (SREG) ebenfalls gesetzt ist, ist der Timer/Counter1 Overflow Interrupt freigegeben. Die dazugehörige Interrupt-Routine wird ausgeführt, wenn ein Überlauf im Timer/Counter1 aufgetreten ist und somit das TOV1-Bit im TIFR-Register gesetzt wird.

Bit 1 – Res: Reserviertes Bit

Dieses Bit ist reserviert und wird immer als 0 gelesen.

Bit 0 – TOIE0: Wurde unter Timer/Counter0 beschrieben